电子科技大学FPGA实验秒表报告

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1、 电 子 科 技 大 学 《现代电子技术综合实验报告》 姓名:　 #* 学号:*＊*＊**＊＊** 学院：电子工程学院 指引教师:皇晓辉 摘要: 本次实验，是基于FPGＡ的秒表设计。秒表是00:０0:00计数到59:5９:99,使用VHDＬ语言编写秒表的程序,并设计有开始/暂停以及保持/恢复的功能。本实验运用ISE进行设计输入和综合,在modｅlｓｉm软件上实现了波形的仿真，将程序下载到芯片Sparｔan-3Ａ and 3AN上，并在七段数码管上实现了秒表的显示,在FPGA的按键上实现对秒表的控制功能。 核心字：FＰGA,VHＤL，秒

2、表　 目录 第一章 引言---－----------－－------------－-----－－---－－－----－-－4 第二章 设计背景---－-－－－----－－--－-------－-－-------－－-----－--５ 2.1 　ＦPGA概念-－-－--－－－---------－-－－-----------－-－---－--－---－----－－-－-－---－-----------－5 　 2．2 　 ＦPGA设计流程－－-－-－---－-－－-－---－-------－---------－---

3、-－－－－－-----－－－----------－--6 2.3 VHＤＬ语言简介－－-－-----－---－－---－-----－－-－-－---－-------－－----－---------------－-－－7 　 　　2.4 　 VHＤＬ语言的优势-－-－－----－--－--－---－－------------－-－-－-－－------－---－----－-－-----8 第三章 程序设计－----－------－--－-----－-－－－-－－-－--－-－－--－－---9 3.1 各模块设计思路----－----－----------------－--

4、--------－---－--9 第四章 仿真－---－-－－-－-－----－-----------－---－--－-－－---－---－－25 4．1　仿真软件使用阐明-----－-－---－－－-－--－----------－-------------－14 4．2 状态仿真图-－－－－----－-----－－--－－---－-－---－---－-－----－--－-----1６ 道谢------－---－--－------－--------------－－－--－－-----－－------20 附录(各程序代码)--------－-----－-------------－-－

5、－－－-－－－-2１ 控制模块代码-----－----－-－--－-－--－-－-－－--－-－----－-------－－－-----－21 显示模块代码－--－-----－---－－---------------－-------－------－--－－--22 所存模块代码--－-－----－--－-－-－----－--------－---－--－--－－----－--－--２４ 　 计数器模块代码----------------－------－----－-------------------－-24 　消抖模块代码-----－-----------－--

6、---－---------－---－-－-----－－--－--26 　 分频模块代码－----－------－-----－－-----－-----－--－----－---－-----－--２７ 　Top总代码－--－-------－--－----－---－--－－--－-－-------------－－------28 　　 引脚连接---－－－－----－-－-----－----－---－-－--－-----－--－----－-------－34 　 第一章 引言 本文重要任务是针对设计的规定，基于FPGＡ运用硬件描述语言ＶHDL完毕数字秒表的设

7、计，通过仿真,分析，综合并最后下载到ＦＰGA里实现。 本次实验是我们第一次接触ＶＨDL语言。设计秒表的过程并不难，通过本次实验让我们对FＰGＡ有了一定的概念，掌握了部分ＶHDL语言的编写和仿真的环节。整个过程我们不仅学会了程序的编写，同步还清晰了如何设计一种高效的电路，这在数字电路的学习上让我们提高了一种高度。 这次实验对此后电路的设计和ＶHDL的学习是一种良好的开端。 第二章 设计背景 ２.1　FPGA的概念 　 FPGA，即现场可编程门阵列，它是在PAL、ＧＡL、CPLD等可编程器件的基本上进一步发展的产物。

8、它是作为专用集成电路（ASIC)领域中的一种半定制电路而浮现的，既解决了定制电路的局限性，又克服了原有可编程器件门电路数有限的缺陷。 以硬件描述语言（Vｅｒiｌｏg或VHDL）所完毕的电路设计,可以通过简朴的综合与布局，迅速的烧录至　FPGＡ 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现某些基本的逻辑门电路或者更复杂某些的组合功能例如解码器或数学方程式。在大多数的FPＧA里面，这些可编辑的元件里也涉及记忆元件例如触发器或者其她更加完整的记忆块。 ＦPGA采用了逻辑单元阵列ＬCA这样一种概念,内部涉及可配备逻辑模块CLB、输出输入模块IOＢ和内部连线三个部分。　F

9、PGA是可编程器件,与老式逻辑电路和门阵列(如PAL,GAL及CＰLD器件)相比,FPGA具有不同的构造。FPGＡ运用小型查找表（16×１ＲAＭ）来实现组合逻辑，每个查找表连接到一种Ｄ触发器的输入端,触发器再来驱动其她逻辑电路或驱动I／O,由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块,这些模块间运用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式,并最后决定了FPＧA所能实现的功能，FPGA容许无限次的编程。 2.２　FＰGA设

10、计流程 对于目的器件为ＦPＧA和CPＬD的ＨDL设计,其工程设计的基本流程如图 2-1所示。现具体阐明如下 图 2－1 EDA设计流程 1、文本编辑 用任何文本编辑器都可以进行，一般ＶＨＤL文献保存为ｖhd文献，Veriｌog文献保存为ｖ文献。 ２、使用编译工具编译源文献 HDL的编译器有诸多,ACＴＩVE公司,MODＥLSIM公司，SYNPＬICITY公司，SYNOPSYS公司，VERＩＢEＳT公司等均有自己的编译器。 3、逻辑综合 将源文献调入逻辑综合软件进行综合。综合的目的是在于将设计的源文献由语言转换为实际的电路。但是此时还没有在芯片中形成真正的电路。这一步的最后目

11、的是生成门电路级的网表(Netｌｉst)。 4、布局、布线 将第3步生成的网表文献调入ＰLD厂家提供的软件中进行布线,即把设计好的逻辑安放到CPＬD/FPＧＡ内。这一步的目的是生成用于下载（编程Pｒogrammｉnｇ)的编程文献。在这一步，将用到第3步生成的网表，并根据CＰＬD/ＦPGA厂商的器件容量，构造等进行布局、布线。这就仿佛在设计PCB时的布局布线同样。先将各个设计中的门根据网表的内容和器件的构造放在器件的特定部位。然后，在根据网表中提供的各门的连接,把各个门的输入输出连接起来。最后，生成一种供编程的文献。这一步同步还会加某些时序信息(Tｉming）到你的设计项目中去，以便于你做后

12、仿真。 ５、后仿真 运用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫布局布线仿真或时序仿真)。这一步重要是为了拟定你的设计在通过布局布线之后，是不是还满足你的设计规定。 6、编程，下载 如果前几步都没有发生错误,并且符合设计规定，这一步就可以将由适配器等产生的配备或下载文献通过编程器或下载电缆下载到目的芯片中。 7、硬件测试 硬件测试的目的是为了在更真实的环境中检查HDL设计的运营状况，特别是对于ＨDL程序设计上不是十分规范,语义上具有一定歧义的程序。 ２．３ ＶHDL语言简介 ＶＨDL全名Veｒｙ-Ｈigh-Sｐeed Intｅｇrated Ciｒcｕｉt

13、 HardwａrｅDescriｐtion Lanｇuａgｅ,诞生于1９82年。ＶHDL翻译成中文就是超高速集成电路硬件描述语言。VHDＬ重要用于描述数字系统的构造，行为，功能和接口。除了具有许多具有硬件特性的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高档语言。VHDL的程序构造特点是将一项工程设计,或称设计实体(可以是一种元件，一种电路模块或一种系统)提成外部和内部,即设计实体的内部功能和算法完毕部分。在对一种设计实体定义了外部界面后，一旦其内部开发完毕后,其她的设计就可以直接调用这个实体。这种将设计实体提成内外部分的概念是VＨＤL系统设计的基本点。目前，VHDＬ和Ｖ

14、ERＩLＯＧ作为IEEE的工业原则硬件描述语言，又得到众多EDＡ公司的支持,在电子工程领域，已成为事实上的通用硬件描述语言。 2.4 ＶHDＬ语言的优势 　 　严格地讲，VHDＬ是一种用来描述数字逻辑系统的“编程语言”。它通过对硬件行为的直接描述来实现对硬件的物理实现,代表了当今硬件设计的发展方向。VHＤＬ是为了满足逻辑设计过程中的多种需求而设计的。 　第一,它是可以用来描述逻辑设计的构造,例如逻辑设计中有多少个子逻辑,而这些子逻辑又是如何连接的。除此之外,ＶHDＬ并不十分关怀一种具体逻辑依托何种方式实现，而是把开发者的精力集中到逻辑所实现的功能上。 　 第二，VHＤL采用类似

15、高档语言的语句格式完毕对硬件行为的描述，具有更强的模块化能力,并拥有良好的可读性以及程序的移植性。此外,VＨDL淡化状态机,与或体现式等早一代硬件描述语言中的元素，用更类似于高档语言的体现式取代。这些也是为什么把VHDL称为“编程语言”的因素。 第三，VHＤL给出逻辑的模拟与调试为设计工作提供了最大的空间。VHDL调试的过程是相称灵活的：一方面可以使用老式的调试措施，例如合用老式的波形鼓励或编写测试向量;另一方面,可以使用某些VHDL原码调试器,此类调试器可以大大加快VＨDＬ程序调试的速度,由于它可以像调试软件同样单步跟踪调试每一条语句，并且可以设立断点，观测内部变量等。这些功能是老式的调试

16、仿真措施所不具有的。这种调试器比较着名的有Aｌdｅc的Actｉve-ＨDL。拥有高效率的生成代码，可以节省大量的资源。甚至不必编写任何测试向量便可以进行源代码级的调试。并且，设计者可以非常以便地比较多种方案之间的可行性及其优劣而不需做任何实际的电路实验。 　VHＤＬ语言在编程时要更加规范,程序构造要适合整个系统的硬件构造，要符合各模块的信号时序关系，以及数据流的走向。ＶＨＤＬ语言的设计格式更是面向具体的硬件对象的语言。VHＤL的语言特点重要有： 　　（１)更加类似软件上的高档语言，具有更强的模块化能力并拥有良好的可读性以及程序的移植性; 　　(2）淡化状态机，与或体现式等早一代硬件

17、描述语言中的元素,用更类似于高档语言的体现式取代； （3）拥有高效率的生成代码，可以节省大量的资源。 第三章 程序设计 　 　 　 　　　　　 　　 3．1各模块设计思路 ３.１．1 秒表设计原理图 ３.１.２ 3.1.2.1 按键消抖 按键消抖电路应用计数器的分频功能以及与门电路,将按下瞬间激起的高电平延迟一种周期以致抵消,从而达到消抖的作用。当按键产生抖动时，ｋeｙin产生高电平,为了使keyouｔ为低电平,将keｙin与一种与门相连,使与门的另一端在抖动产生的一种周期内输入为0，因此在这个周期内，与门的输出恒为0,并将输出端接入ｋeyｏut

18、,从而实现消抖的功能。 if rising_ｅdｇe（ｃlk_1k) theｎ ﻩif ｃnt＿２　＝ ３　tｈｅｎ ﻩﻩ k3 <=　'１'; ﻩeｌse ﻩ ｋ3 <=　'0'; ﻩ cnｔ_2 <= ｃｎt_2+1; ﻩﻩﻩｅnｄ if； 该局是运用计数器的分频功能; ｋey_oｕt2　＜=　noｔ k3　aｎd k4; 该局是运用与门的功能;从而实现消抖的。 通过计数器与状态寄存，使得按下　keｙ1(staｒt_sｔop）、key2(split_reｓｅt),这两个按键时,产生一种脉冲信号,实现了两个功能键的控制功能(源程序见附录1)。 3

19、.1.２.2 状态控制器 　状态控制器 一方面通过一种２位的向量定义了4个状态：正常、暂停、清零、锁存即(normａl、halｔ、reset、loｃk）,以及按下两个按键后来,每个状态的转换，状态机有三个输出，根据状态器的变化与变化,三个输出分别是计数使能cａrrｙ＿iｎ,清零使能rsｔ,锁存使能ｌatｃh。其分别接到计数器的第一位的进位输入,计数器的清零端,以及锁存器的使能端，以达到控制计数器与锁存器，功能的目的。（源程序见附录１) 2．扫描控制及显示译码的电路框图 　　由于实验板上的显示电路为下图 由于其只应用了一根总线,大大节省了I/O口的数量，从而大大减少

20、了制作成本，因此其显示译码的电路图应当如下 当有时钟作用于扫描模块时，不断对8个数码管进行扫描,例如,q2q１q０为001时，把c1的数据赋给bcd2led进行显示。 ３．1．2.3　时钟分频器 　 　 　时钟分频器应用计数器的模数的不同对晶振源进行分频，例如将4８ｍｈz分为1000hｚ,选用一种480０0模的计数器对其进行分频,并应用４800００模的计数器将48mhz分为10０hz。 ＦPGA自带的时钟为48ＭＨZ晶振源，但是秒表的基准时钟应当是100HZ的时钟，并且为了使得8位的数码管可以持续显示，我们也需要另一种1KHZ的时钟,对位选信号进行扫频以实现持续显示，因此分频

21、器使非常核心的。 对输入的48MＨZ进行一下操作:要实现N分频，则输入源时钟信号clk每通过N/２个上升沿,则对输出信号去反。 （分频器源文献见附录1)。 3.1.２.4 　计数器 　 秒表一共需要六个计数器,２个模6的计数器，4个模10的计数器,通过if语句先判断与否有进位输入，当时钟上升沿到来时计数一次,再通过if语句判断计数与否到100１(模六计数器为0１0１）,计数记到1001时则自动归零,此外尚有对清零位的判断,若清零位有效则计数器始终保持为０。各个计数器之间，通过将低位的进位输出赋值给高位的进位输入，从而达到计数器之间的级联，1０毫秒位的计数器每当100HZ时

22、钟上升沿到来时计一次数，从而实现了秒表的整体计数功能。(源程序见附录1） 3．1.2．５ 锁存器 锁存器分为透明锁存器和不透明锁存器,本设计中,我们应用的是透明选择器,如下图,即当使能端en有效时,锁存器为“通”,即直接将计数器输入的数据传播出去，当时能端en无效时，锁存器进入锁存功能，此时停止计数,并将目前状态输出。(源程序见附录1） 3．1.3.６ 显示模块 ａ．位选扫描 　　 　当１KＨZ的时钟上升沿到来时，位选计数器加一,从而实现循环显示，由于扫描速度不久，人眼无法辨别，从视觉上秒表实际是持续显示。程序如下： 　　 pｒocess(ｃlｋ＿1khz) 　

23、ｂegiｎ 　 if　rising_edｇe (clk＿1khz) ｔhｅn 　　s<＝s+１; 　 　　 end ｉf; 　 end　proｃeｓs; ｃhoose＜=s； b.数码管译码 将每一位的BCD码输出接到译码器上,使其能让七段数码管能显示相应的十进制下的数字,从而实现的译码器的显示。(源程序见附录1) 　 　 　 　 第四章 仿真 4.１ 仿真软件使用阐明 ４．1.１ ModelＳim简介 MｏdelSim支持PＣ和UＮＩX平台，是单一内核支持ＶHDL和Veｒiｌoｇ混合仿

24、真的HＤL语言仿真器。ModelSim不仅可以完毕设计的功能验证,也可实现逻辑综合后的门级仿真以及布局布线后的功能与时序验证。 ModelＳim完全支持VHDL和Verilｏｇ原则;采用直接编辑技术，大大提高HDL编译和仿真速度。还可以运用ModeｌSｉm调用设计文献进行仿真分析。在调试环境中，设计者可以通过ModelＳim的迅速调试环节以及对多种信号的监控功能(无论信号处在ＶHDL层，还是处在混合语言层)使仿真的执行过程形象直观化,协助设计者及时发现漏洞，缩短设计周期。 ModelSim最大的特点是其强大的调试功能：先进的数据流窗口,可以迅速追踪到生产不定或者错误状态的因素;性能分析工具

25、协助分析性能瓶颈，加速仿真;代码覆盖率检查保证测试的完备;多种模式的波形比较功能；先进的 SignalＳpy功能,可以以便地访问ＶHDL或者VＨDL和Ｖerilog混合设计中的底层信号；支持加密ＩP;可以实现与Ｍatｌab的Sｉｍｕlink的联合仿真。 ４.１.2 ISＥ环境中ＭodeｌＳｉｍ的使用 MｏdｅlＳｉｍ是一种独立的仿真工具，它在工作的时候并不需要其她软件的协助,在Xｉｌinx公司的ＩSE集成开发环境中给MoｄelＳｉm仿真软件预留了接口，通过这个接口可以从ISＥ集成环境中直接启动ＭodelSim工具进行仿真。这个过程一般会给初学者一种错觉,觉得ＩＳE集成环境和ＭodｅlSi

26、m工具是联合工作的，其实ISE并没有集成ModｅlSｉｍ工具,只是预留了软件接口。为了阐明ＭｏdelＳim的顾客接口，将使用从ISE集成开发环境中直接启动ＭodｅlSim仿真工具的措施。使用此种措施启动MoｄelSim工具需要具有3个条件：第一,启动IＳE集成开发环境并建立了一种FPGA／ＣPLＤ的工程项目;第二，添加设计源代码并且编译通过；第三，使用ISＥ中的TesｔFｉxｔure或者TｅstBeｎcｈＷaveforｍ工具为目前的设计提供一种测试模板（Ｔesｔbench),并且在测试模板中添加设计鼓励。只有上述条件具有之后才可以从IＳＥ的目前资源操作窗中直接启动ＭodelSim工具并运营仿真

27、,如下使用ＩSE自带的一种例子加以阐明。 在IＳE中直接启动ModelSim １、在Ｗindowｓ操作系统中选择[开始]／[程序]／[Ｘiｌinx IＳＥ 10.1]/[Proｊect Navigａtor］命令,启动ISＥ集成开发环境。 2、在ISE主窗口中选择[Ｆiｌｅ]／[Ｏpｅn Exaｍple]命令，弹出[Opeｎ Ｅxａmｐｌe]对话框,如图所示,然后在[Seｌeｃt aｎ Exaｍplｅ　Proｊect］栏目中选择“ｇoldcoｄｅ－veｒ－2１７”,在［Ｄeｓtinａtion Dｉrectorｙ］中选择项目寄存的目录，单击OK按钮打开例子程序。 3、在资源

28、管理窗口(Sourcｅ in　Ｐroｊeｃｔ）中的模块视图(Moｄｅｌ Vｉeｗ）中选中的测试文献“ｔestｂenｃh.tf”，在相应的目前资源操作窗口（Ｐrｏcess for Cuｒrent Ｓource）中将会浮现与Moｄeｌsｉm仿真器有关的行为仿真(Ｓimulａte Ｂehaviorａl Veｒilｏg　Ｍodel),翻译后仿真(Sｉｍulate Poｓt-Map Veｒiｌog Model)和布局布线后仿真（Siｍｕlaｔｅ Poｓt-Place ＆ Roｕte　Vｅrilog Modeｌ）等４个不同的操作选项,如图所示: 4、双击[Simulate Ｂｅhavioral Ｍo

29、ｄel]操作选项，将启动Ｍodeｌsim仿真器。 5、在Modｅlsim主窗口中选择[Vｉeｗ]/[All]命令,将显示所有的窗口。 在目前资源操作窗口中选择任意一种操作选项都可以启动相应阶段的仿真操作，如果相应阶段的仿真文献不存在，那么集成环境将自动生成仿真文献。 4．2 状态仿真图 A.计数器 模6计数器： 模10计数器： B.分频器. C锁存器 D消抖 E控制 Ｆ显示 道谢

30、本次实验，从一开始什么都不懂到最后自己完毕设计,要多多感谢刘教师的细心解说。刘教师从最基本的数电知识的复习到ＶHDＬ语言的渗入，对我完毕本次设计的完毕功不可没。这对我后来学习电路设计和语言编程增添了诸多信心， 附录１： 1、顶层源文献 libｒarｙ ＩＥEE; use IＥEE.STＤ_LOGIC_1164.ALL; use ＩEEE．STD_LＯＧＩC_ARITH.ALL； use IEEE．ＳTD_LOGIC_ＵNＳＩＧNED.ＡLL; entitｙ toｐ is 　　Pｏｒt (　ｃlk_top : ｉn　 STD_LOGＩC; 　 　 kｅｙ1 :

31、 ｉn　 STD_LＯGIC; 　　 ｋey2 ： ｉｎ　　SＴD_LOＧIC; ｎcso : out　 STD_LOGIＣ； disｐlayｏ　: oｕt 　ＳＴＤ_ＬOＧＩC_ＶＥＣＴOR (６ ｄowｎto 0）; 　　　　　 　cｈoosｅo　： ouｔ STD_LOGIC＿VＥＣＴOR (2　doｗnｔｏ　0))； eｎd tｏp； aｒchiteｃture　Bｅhａvｉoral of　ｔoｐ iｓ signal　a:　std_loｇiｃ； signal b: std_ｌogic; signa

32、l r:　ｓtd_ｌogic; signal c:　stｄ_logｉｃ; signａｌ c12：sｔd_lｏgic; siｇnaｌ c23:std＿lｏgic; ｓignaｌ c34:ｓtｄ_ｌｏgｉc; signal ｃ45:sｔd_ｌｏgic; signａl　c56:stｄ_lｏgｉc; ｓignal la: sｔd_logic; ｓｉgnal onｅ: ｓtｄ_ｌogｉc； siｇnａl two： std_logiｃ; siｇｎal ｆouｒ：　std_logic＿vｅctoｒ(3　ｄowｎｔo 0)； sｉgｎal ｓｉx: std＿loｇic＿ｖｅctor(3

33、doｗnto　０）; sigｎal ｗ: std＿logiｃ＿vｅctｏｒ(3　doｗｎｔo ０); sｉgnal e: std_logic_ｖector(3　ｄｏwnｔo 0); sigｎal n:　std＿logｉc_vecｔor(3 downto 0); signal i: std_logic_vｅｃｔor（3 ｄoｗnto 0); signal rｅsuｌt1: ｓtd＿ｌogic＿vector(3　doｗｎto 0）; sｉgｎaｌ ｒesuｌt２: sｔd＿logｉc＿vectｏr(3　dowｎto 0）; sｉｇnaｌ rｅsulｔ3: std_logic＿veｃt

34、ｏr(3 ｄｏwnｔo ０)； signal result4: sｔd_ｌｏgic_vｅｃtoｒ(3 dｏwnto　0); signａl　result5: sｔd＿loｇic＿vecｔｏr(3　ｄoｗnｔｏ ０)； sｉgnal ｒesult6: ｓtd_logic_veｃtoｒ（3 dｏwnto　0）； ﻩCOMPONENT ｃonｔrｏl PＯＲＴ( ﻩﻩｃlk10０0Ｈｚ　: IN std＿ｌｏgic; starｔ＿sｔop　: IN ｓtｄ_ｌogｉc； ﻩﻩsplｉt_reｓet : IN sｔd_logic; 　　 　 ﻩ rst　:　OUT

35、 ｓtd＿ｌogｉc; ﻩcaｒry＿in :　OUT std_lｏgic; ﻩｌaｔｃh : OUT　ｓtｄ_logｉc ﻩﻩ); ＥND　COMPONEＮＴ; ﻩ COMPＯNENＴ　ｃount６ ＰＯRT( ﻩ clk :　ＩN stｄ_logｉc； ﻩ rｓt :　IN stｄ_ｌｏgic; ﻩﻩcaｒｒy_in : IN ｓtｄ_logｉc; ﻩcａrry_oｕt:out sｔｄ_ｌogic; couｎt　：　OＵT　std＿lｏgic_vｅcｔor(3　dｏｗnto 0) ﻩ ); END CＯMPONENT； ﻩCOＭPONＥ

36、ＮＴ ｃouｎt PORＴ( ｃlk　： IＮ ｓtd_ｌoｇic; ﻩ rst :　IN stｄ＿loｇiｃ; ﻩ carry_in ： ＩN std＿ｌogｉｃ; caｒrｙ_out:oｕt sｔd＿logic;ﻩﻩ ｃouｎt　: ＯＵT sｔd_logｉc_ｖｅcｔｏr(３ downto 0) ﻩﻩ)； ﻩEND COMPONＥNＴ; ﻩ ﻩCOMPONENＴ display ﻩＰORT( ﻩ clｋ1００0hz : IN　std_loｇｉc; ﻩﻩｄ1 : IN std＿logic_vector(3 downｔｏ 0)； ｄ2 ： ＩN

37、　std＿logic＿vｅｃtor(3　dｏwnｔo ０); ﻩｄ3 : IＮ　stｄ_logic_vecｔoｒ(３ dｏwnto 0); ﻩd4 ： ＩN stｄ_logｉc＿vecｔor(３ dｏｗnto　0)； ﻩd5 : IN std_loｇic_vectｏr(3 ｄｏwnto 0）; ﻩd6 ： IN　ｓtｄ_lｏgic_vector(3　downto　０）； 　 　 ﻩ ｃhｏosｅ　: OＵT std_logiｃ_vｅctｏｒ(2　doｗｎto 0)； ｎcs　: OUT sｔd_logiｃ； ﻩ dｉspｌaｙ７　: OUT stｄ＿ｌog

38、ic_ｖectｏr(6 ｄoｗｎtｏ 0) ﻩ); ﻩＥND COMPＯNＥNT; ﻩ ﻩＣＯMPONENT f_div POＲT( ﻩ clk : IN sｔd＿logic; 　 ﻩ clk100hz ： OUＴ　ｓtd_logic; ﻩ clk1000hz : OUＴ ｓｔd_logic ﻩ ); END COMPＯNENT; ＣOMPOＮＥNT suocuｎ PＯRT( ﻩﻩlatch : IN stｄ_ｌｏgic; ﻩ cｏunt１ : ＩN　std_ｌogic＿vｅcｔor(3 ｄoｗｎｔo　0）； ｃoｕnｔ2 ：　

39、IN　std_logｉc_veｃｔor(3 ｄownto 0）; coｕnｔ3　: IN ｓtd＿ｌogｉｃ＿vecｔor(3 downto 0); couｎｔ4　： ＩN std_ｌogｉｃ_ｖeｃtoｒ(3　downtｏ 0); cｏunt5 : ＩN ｓtd_logic_ｖeｃｔｏｒ(3 downｔo 0）; ﻩﻩcouｎt6　: IＮ ｓｔd_logic＿ｖeｃtｏr(3 downto　０); 　 　 　 d1 ： ＯUT std_ｌogiｃ_vｅctor(3 downto 0）; ｄ２ : OＵＴ ｓｔｄ_ｌogｉc_vectoｒ(3 down

40、to　0); ﻩｄ3　: OUＴ sｔd_logｉc_vectoｒ(3 ｄownto 0）; ﻩﻩd4 : ＯUＴ std_lｏgｉｃ_veｃｔｏr(3 downｔｏ 0); d５ ： OUＴ std＿logic_vector(３ downtｏ 0）; ﻩﻩd6 ： OUＴ std_lｏｇic＿vｅctor(3 dｏwｎto 0) ﻩ ); ﻩEＮD ＣOMPONENT; ﻩ ﻩCＯMPOＮENT　ｘｉaodou PORT( ﻩﻩclk_1k : ＩN std_logｉｃ; ﻩﻩｋeｙ_ｉｎ1 ：　ＩN　ｓtｄ_ｌogic; ﻩ key_iｎ２ : IN std

41、_loｇic; 　 ﻩ key＿out1 :　ＯUＴ std_loｇic; ﻩ kｅy_ｏｕt2 :　OUT sｔｄ_logic ﻩ）; ﻩＥＮＤ COＭPONENT； beｇｉｎ Inｓt_contｒｏl: conｔrｏl POＲT MAＰ( ﻩﻩｃlk10０0Ｈｚ => a , ﻩstart_stoｐ => ｏne , ﻩ sｐlit＿reset => two　， ﻩﻩrsｔ => ｒ , ﻩﻩcarry＿in =＞ c , ﻩ lａtch　＝＞　lａ ﻩ); u１: count PORT MＡＰ( ﻩﻩｃｌk ＝>

42、b　, rst =>　r　， ｃarrｙ_in　=> c　, ｃarry_ｏut=>c１２, ﻩﻩcount =＞ w ); ﻩｕ2:　cｏｕnt POＲＴ MAP( ﻩﻩｃlk ＝＞ b　, ﻩrｓt => r　, ｃarry_in ＝>c12 ， ﻩcaｒry＿out=>c2３, ﻩ count => e )； ﻩ u3: count ＰOＲＴ MAP( ﻩ ｃlk　=> b , ﻩﻩｒｓｔ　=> ｒ , ﻩ carry_in =>ｃ23　, ﻩﻩcarｒｙ_ｏｕt=＞ｃ３4, ﻩ count　=> ｎ ）；

43、ｕ4: ｃoｕnｔ6　PORT MAP( ﻩﻩclk ＝> b ， ﻩﻩrst　=> r , ﻩ carrｙ＿in　＝> c3４ ， ﻩcarry＿ｏut＝>ｃ４5， ﻩﻩcount =＞　fｏｕr ﻩ); u5: coｕｎt　PORT ＭAP( ﻩ ｃlk　=> b , rst　=> r , ﻩﻩcarry＿in　=>c45 , ﻩﻩcarry_out=>c56, ﻩcouｎt ＝> i ); u6： couｎt6 PORT MAP( ﻩclk => b , ﻩrsｔ =＞　ｒ　, ﻩﻩｃａrrｙ＿in =>　c56 ， ﻩ ｃ

44、ａｒｒy＿ouｔ＝> opeｎ， count ＝> six ﻩ）; 　 Inｓt_ｄｉsplaｙ： display　PＯRT　MＡＰ( ﻩﻩｃlｋ10０0hz => a , ﻩｄ1 => resｕlt1 , ﻩd2 ＝>　ｒesult２ , ﻩﻩｄ３ ＝>　ｒesuｌt3 , ﻩﻩd４　=>　resuｌｔ4， ﻩ ｄ5 => reｓult5 , ﻩｄ6 =>　rｅｓｕlt６ , ｃhoosｅ =＞　chooseo, ﻩﻩｎcs =＞ ncso, ﻩdisｐlaｙ7　=>　dispｌaｙo ); ﻩ ﻩInsｔ_f_div： f＿ｄiv

45、ＰORT MAP( clk => clｋ_toｐ , cｌk100hz　=>　ｂ , ﻩclk1000hz　=＞　a ﻩ); ﻩInst_suocun:　sｕocun PＯRT MＡP( ﻩﻩlatch　=> ｌａ , ﻩd１ =＞ rｅsult1 , ﻩ d２　=> resulｔ２ , ｄ３ =＞ reｓult3, d4 ＝> resuｌt４， ﻩｄ５　＝> resｕlt5, ﻩﻩｄ6 =>　resｕｌt6， ﻩﻩcoｕnt1 =＞ w　， ﻩﻩｃｏunt2 ＝> e , ﻩﻩcoｕnｔ3 => n ， ﻩcounｔ4 => ｆour,

46、 ｃｏunｔ5 =＞ i　, ﻩ ｃount６ =>　ｓix ﻩ); Ｉnｓｔ＿xiaodou:　xiaｏdｏu PＯRＴ MAＰ( ﻩﻩclｋ_1k => a , ﻩkey_iｎ1 => ｋｅy1 , ﻩ kｅｙ_ｉn2 => keｙ2　, ﻩkｅy＿ouｔ1 =>　one , ﻩkey_ｏut2　＝＞　twｏ ﻩ); ｅｎd Behaviorａl; 2、控制电路 lｉbrary IEＥE; use IEEE.STD_LＯＧＩC_1１64.ALL; usｅ IEEＥ.STD_LOＧＩＣ_ARITH．ALL； use　IEＥＥ.ＳＴＤ_ＬO

47、ＧIC_UNSIGNＥD.AＬL; ｅnｔｉｔｙ cｏntroｌ iｓ Ｐort　( clk1０00hz ： ｉｎ STD＿LOGIC; 　 　sｔart＿stop :　in STD＿LOＧＩＣ; 　 　 sｐlｉt＿ｒeｓet : in STD_LＯＧＩC; 　 　 ｒｓt :　ｏuｔ　 STD＿LOGIC; 　 　 　 caｒrｙ＿iｎ　: ｏut ＳTD＿LOＧIC; 　　 　 ｌａtｃｈ : ouｔ 　STD_ＬＯＧIC); enｄ ｃｏntrｏｌ; archｉｔｅcture B

48、ehaviｏral oｆ cｏntｒol is 　 　typｅ sｔaｔes　is(resｅｔ，nｏrｍal,halt，loｃk); signal ｃ＿ｓｔaｔe,n_state:sｔates; sｉgnal　cｏnｔrol_sｉg:sｔｄ_lｏgｉｃ＿vector（1 downto ０)； begin ﻩ controｌ＿sig<＝ｓtart_stｏp & spliｔ_reseｔ; ﻩpｒocｅｓs(contrｏl_ｓig,c_statｅ) beｇin ﻩcase ｃ_statｅ ｉs ﻩﻩwhen ｒeset=> ｃase ｃonｔrol_siｇ is　 ﻩ

49、 ﻩﻩﻩﻩ when "10" =>n_ｓｔatｅ<=ｎormａl； ﻩﻩﻩﻩﻩ wｈｅn　otheｒs ＝>n_ｓtａte<＝rｅsｅt； ﻩﻩ ｅｎd cａse; ﻩﻩﻩｗhen ｎoｒｍal＝>case contrｏl_ｓig　ｉs ﻩ ﻩ ﻩ wheｎ"１0"=>n_state<＝ｈalt; ﻩﻩ ﻩwhen"01"=>n_ｓtate<=lｏcｋ; ﻩﻩ ﻩ ｗheｎ otｈers=>n_state＜=normａｌ; ﻩ ﻩﻩﻩﻩﻩｅｎｄ　cａｓe; ﻩﻩwhｅn　halt=＞ ｃase　coｎtroｌ＿sig is　 ﻩ ﻩ

50、 wｈen　＂1０＂ =>n＿sｔatｅ<=nｏｒmａｌ; ﻩ ﻩﻩﻩﻩwheｎ"01"=＞n_stａtｅ＜=rｅsｅt; ﻩ ﻩ ﻩ when othｅrｓ =＞ｎ_ｓtａte<=ｈalt; ﻩﻩﻩﻩﻩﻩ end case; ﻩﻩｗheｎ locｋ=>ｃａse conｔrol_sｉｇ is ﻩ ﻩ ﻩ when＂0１"＝＞n_ｓtaｔe<=nｏrmａl; ﻩﻩﻩﻩﻩ ﻩwhen ｏtheｒs=＞ｎ＿staｔe＜＝lｏｃｋ； ﻩﻩ ﻩﻩﻩ end　caｓｅ； ﻩﻩwｈeｎ otｈerｓ ＝>n＿ｓｔate<=ｒｅｓｅｔ； ﻩﻩeｎd case； ﻩｅnd

51、prｏcｅｓs； ﻩ ﻩprocｅｓｓ(ｃlｋ1000Hz) bｅgin ﻩif ｒisｉng_edgｅ(clk1000Hz) tｈeｎ ﻩﻩ c_state<＝n_sｔate; ﻩ end if; eｎd proｃess; ﻩ ﻩproｃeｓs(c_ｓtate) ﻩbegin ﻩcase c_staｔe　is ﻩ wｈen　ｒｅset＝＞ｒｓt<='1';cａrｒy＿in<='１＇;ｌatｃh<='1'; ﻩﻩ wｈen　normal＝>rｓt<='0'；carｒy_in<=＇１';latch<=＇1'; ﻩﻩﻩwｈen ｈａｌｔ=＞rｓt<='０';

52、cａrrｙ＿in<＝'0';lａtch<=＇１'; ﻩﻩﻩｗｈen lock=>rsｔ＜＝'0';cａrry_in<=＇1＇；ｌatch<='０'; ﻩ ｗhen oｔhers=＞rst＜＝'1';carry_in<＝'1';laｔch<='1'; ﻩend　case; ﻩeｎd pｒｏcess; ｅnd　Behavioｒaｌ; 3、消抖电路 lｉbraｒｙ IＥEE; use　ＩEＥE.STD_LOGＩC＿1164.ＡLL; uｓe ＩEEE.STＤ_LOGIC_UNSIGNED.ALL; usｅ IＥEE.ＳTD_LＯGＩC_ARITH.AＬL; eｎｔity

53、 xｉaoｄou is Porｔ　( cｌk_1k ：　ｉn SＴD_LOGＩＣ; 　　　 　 kｅy＿in1 : in 　STD＿LOＧIC; 　 　　　key_in2　: ｉn ＳＴＤ_ＬOGIC; 　　　 　 ｋey_oｕｔ１ : out STD＿ＬOGＩC; 　 　 　 key_out2 : out STD＿LOGIC)； ｅnｄ ｘiaｏdoｕ; architeｃｔurｅ　Bｅhａviｏraｌ ｏf　ｘiａodou　ｉs 　 siｇnａｌ k1,ｋ2: STＤ＿LOGIC； ﻩsｉgnal　ｃｎｔ_1:　

54、STD_LＯGIC_VEＣTOＲ(1 dｏwｎｔo 0); ﻩsigｎal　ｋ3，k4： STD_LＯGIC; ﻩｓigｎal cnt_2: ＳTD_LOGIC_ＶECTOR（1　 doｗnto 0)； ｂegiｎ prｏｃｅsｓ(cｌk_1k,key＿iｎ1) ﻩbegiｎ iｆ risｉｎg_edge（clk_１ｋ) then ﻩifﻩcnｔ_1 = 3 tｈeｎ ﻩk1　＜= '1'; ﻩelse ﻩﻩ ﻩk1 <= ＇0'; ﻩ cnt_1 ＜= cnｔ_１+1; ﻩﻩend ｉf; ﻩﻩ k2 ＜＝　k1； ﻩ end ｉf;

55、 ﻩiｆ key＿iｎ１　= '0＇ ｔhen ﻩｃｎt＿1 ＜= "００＂; end　if; ｅｎd ｐroｃｅsｓ; ﻩkｅy＿oｕｔ1 <=　not　ｋ1 and　k２; ｐrｏcess（clｋ_１k,key_in2) ﻩbeｇiｎ ﻩﻩif riｓing_ｅdgｅ(clk_1k)　then ﻩif cnt_2 =　3 thｅn ﻩﻩ ｋ3 ＜= '1'; ﻩﻩeｌsｅ ﻩ ﻩﻩk３ <＝ '0'; ﻩ ﻩ cnｔ_2 <＝ cｎt_2＋1; ﻩ end iｆ; ﻩ k４ ＜= k2; eｎd　iｆ; if key＿i

56、n2 = ＇0' ｔｈeｎ ﻩ ﻩcnｔ_2 <＝ "00＂； ｅnd ｉf; eｎd prｏｃeｓｓ; kｅｙ_oｕｔ2　<= nｏｔ ｋ3 and　k4； eｎd　Behaｖｉoral; 4、显示电路 ｌibrａｒy IEＥE; ｕse IＥEＥ.SＴD＿LＯGIC_1164.ALL; use ＩEEE.ＳTＤ_LＯGIC＿AＲIＴＨ.ALＬ; ｕｓe ＩEEＥ.ＳTD_ＬOGIＣ_ＵNSIGNＥD．ALL; ｅntity diｓplay is 　　Poｒｔ ( clｋ1000hｚ ：　in STD_ＬOGIＣ; d

57、1 : ｉn 　SＴD_LＯＧIC＿VECTOＲ (3 dｏwnto 0)； 　 ｄ２　: ｉn ＳＴD_LOGＩC_VＥCTＯR　（3 dｏｗnto　0)； 　 　 　 d3 ： ｉn ＳTＤ_LOGＩＣ_VＥＣＴOR （3 downｔo 0); 　 　 　d4 ： in ＳTD＿LOGＩC＿VECTOＲ (3 downｔo 0)； 　　 d5 : in STD＿LOＧIC_VＥCTOR (３ ｄｏwnto 0); 　 　d6　:　in STD＿LＯGIＣ_ＶEＣTOR (3 downｔo 0);

58、　 　 choose : ｏｕt　　ＳTD_ＬOGＩC＿VEＣTOR (２ ｄoｗnｔo 0)； 　 nｃs ： out 　STD_LOＧIC； 　 　　 　 dｉsｐlay７ :　ｏｕｔ　　SＴD_LOＧIＣ_VＥCＴＯR （6 downtｏ　0)）; eｎｄ　disｐlay； aｒchiｔeｃｔure Behａvｉorａl oｆ　disｐｌａy is signａl s：std＿logic＿vecｔor　(２　dｏwｎｔo 0）; siｇｎaｌ　data:std_logic_ｖectｏｒ (3 downto 0); begin

59、 ｐrocess（clk10０0hz） ﻩbegｉn ﻩ　　if　ｒisｉｎg_eｄge（clk1000ｈｚ） then ﻩif　ｓ＜7 ｔｈen ｓ<＝s＋1; ﻩﻩ　　eｌｓe ﻩ 　s<="000"; ﻩﻩend ｉf； 　end ｉf; 　end process; ｃhoose<=s; proｃesｓ(ｄ１，d2,ｄ３,d4，d５,d6,s) 　　begｉn 　 ｃasｅ　s iｓ ﻩ when"０00"＝>data<＝d１； ﻩ when＂00１"＝>daｔa＜＝d2； ﻩ　whｅｎ"011"=＞ｄata<=d

60、3； wheｎ"10０"=>daｔａ<=d4; when＂１10"＝>dａtａ<=ｄ5; wｈen"1１1"＝>ｄata<＝d６； wｈen　ｏtｈers=＞datａ<＝"1１11"; end case; ｅnd　proceｓｓ; ｐroｃesｓ(ｄata） ｂegｉn cａｓe data　iｓ　 ﻩ ｗhen "０000＂ =＞ｄisplaｙ7<="0000０01"; when　"0001" 　 ＝>dｉsｐlay7<="1０01111＂; 　　 　 wｈｅn "001０" 　 ＝＞disｐｌ

61、ａy7＜="0010010"; 　 　 wｈeｎ ＂0011＂ ＝>dｉsplａy7<="000０110"; 　 　wｈｅn "0１０0＂　　 ＝>display7<="100110０＂; 　 wheｎ "０１０１"　　 =＞diｓplay７＜="01０0100"； 　 ｗhｅn "０110" =>dｉsｐlay７<="0１0０00０"; 　 when "011１"　 =＞ｄisplay7<="0001111";　 　　　 when ＂1000＂　 ＝>dｉｓpｌａｙ7<="００0００00＂;

62、 　 　 ｗｈeｎ "100１＂　　 =>dispｌaｙ7＜=＂０00０1０0"; 　　 　 whｅn　others =＞ｄispｌay7<=＂１111110"; 　　end　case; 　end　ｐroceｓs; 　　ncｓ<＝'0'; end Ｂehavｉoraｌ; 5、模6计数器 ｌｉbｒary IEEE; use　ＩEＥE.STD_LＯGIC＿１１64.ＡLL; ｕse　IEEE.STＤ_LOＧIＣ＿ARITＨ．ＡＬＬ; uｓｅ IEEE．ＳTD_LOＧIC_ＵＮSＩGNED．ALL; entiｔy　cｏu

63、nｔ iｓ 　 Poｒt　(　cｌｋ　　: in STＤ_LＯＧIC; 　 　 　rsｔ　 :　ｉｎ STD＿LＯＧＩＣ； 　 　 　 carry＿ｉn :　iｎ STＤ＿ＬOＧＩC; 　 　 　cａｒrｙ＿ouｔ : oｕt　 ＳTＤ＿LOＧIC； 　 　cｏunｔ ： ouｔ　　STD_LOＧIC_ＶECTOＲ （3 downｔo 0)); end　cｏｕnt; architectｕｒe Bｅｈaｖioraｌ oｆ cｏuｎt is signａl c_sｔaｔe，n＿state:std＿ｌogic_vectｏｒ

64、（3 dｏwｎｔｏ 0); ｂegin procesｓ（carｒy_in,c＿ｓtaｔe) bｅgin 　 if cａｒry_in='1'　then if ｃ＿statｅ=5 ｔｈen 　　 　 n_staｔe＜=＂００00"; 　 elｓe ﻩ　　 n_sｔaｔe<＝c_state+１； ﻩ end if; else n_ｓtatｅ<=c_staｔe; end ｉf; 　end ｐroｃｅss； proｃess(ｃlk，rst) ｂｅgｉn ｉｆ rsｔ='1' then ｃ＿ｓ

65、tate<＝"0000＂; elsiｆ riｓing＿ｅdｇｅ(clｋ) ｔhen 　　 　c_state<=n_stａte; 　 end ｉｆ; ｅｎd　ｐroceｓs; ｃount＜=c＿stａte; caｒry_out<＝'１' when　c_state=5 and carｒy_in　='1＇　else ＇0＇; end　Bｅｈavioral； ６、模1０计数器 ｌiｂrａｒｙ IEEE; use　ＩEEE.STＤ_ＬOGIC＿１1６４．ＡLL; uｓｅ IEEE.STD_LOGＩＣ＿ARITH.ALL; use IEEE.SＴD_ＬＯGＩC_

66、UNSＩGNED.ALL; enｔity cｏunt is Porｔ ( clk 　: in　 SＴD_LOＧIC； 　 　　　 rst ： in SＴＤ_LOGＩC; 　 carry_iｎ :　in STD_LＯGＩC； 　　 　 carry＿ouｔ　:　ouｔ STD_LOGIＣ; 　 coｕnt　: out 　SＴD_LOGIC_VEＣTOR （3 doｗnto 0)); end　couｎt； ａｒchitectｕre Behavioraｌ ｏｆ ｃounｔ is signal ｃ＿statｅ，n＿sｔate:std_ｌogｉc_vｅctoｒ（3 downto 0); begin proｃess(caｒry_in,c_sｔaｔｅ） bｅgin ｉf　carry＿in＝＇１' ｔhｅｎ iｆ ｃ＿sｔaｔe=９　then ﻩ 　 n_ｓｔaｔｅ<="0０00＂; 　ﻩ 　 ｅｌse 　 　 　n_sｔate＜=c_staｔｅ+1